AMD 表示，其七年前决定放弃整片式数据中心芯片，转而采用小芯片架构（chiplet），每年有助于减少数万吨的全球温室气体排放。

AMD 公司企业责任总监 Justin Murrill 日前表示：“在生产第四代 Epyc CPU 时，我们使用了8个独立的计算芯片组，而不是一个大芯片，这样在 2023 年可以减少约5 万吨的二氧化碳，大约相当于 2022 全年的二氧化碳排放量。”

要注意的是，这些温室气体减排量只是假设，是用 AMD 自己的方法计算出来的估值，而不是直接测量的结果。而且，自从 Opteron 于 2017 年初停产后，AMD 就再也没有生产过大芯片数据中心处理器。相反，这个估算似乎是由 AMD 设计的，目的是表明与 AMD 的模块化设计相比，英特尔和 Nvidia 等公司使用的大芯片设计是多么低效和浪费。

这里的主张所依据的并不是 AMD 的芯片组架构比英特尔或 Nvidia 的架构更高效。相反，该论点完全基于大芯片与小芯片的良品率。

“芯片的面积越小，每个晶圆上的芯片数量就越多，芯片上出现缺陷的概率就越低。因此，每个晶圆上好芯片的数量和良率都会增加，而浪费的成本、原材料、能源、排放物和水则会减少。”AMD 的 Murrill 在这里解释道。

换句话说，大芯片容易出现缺陷，造成大量硅浪费。

前沿工艺节点的情况尤其如此，这些节点在推出时往往会出现较高的缺陷率，而随着工艺越来越成熟，缺陷率会有所改善。这就是为什么我们通常会看到手机、平板电脑和笔记本电脑等小型系统芯片先于大型数据中心芯片采用前沿工艺节点的原因。

正如我们之前讨论过的，AMD 在 2017 年推出第一代 Epyc 处理器时，是首批采用小芯片架构的厂商之一。AMD 并没有构建一个昂贵的大芯片，而是将多个较小的芯片（现在称为核心复合芯片（CCD））拼接在一起，再使用高速互连结构，使它们能够像单个芯片一样运行。

在 Rome 和 Milan 两代产品中，这些设计采用了多达八个 CCD 和一个中央 I/O 芯片，负责内存、外设和其他功能。除了允许 AMD 模块化地扩展芯片的计算密度，根据核心数量的需要增加更多的 CCD 外，它还允许 AMD 为每个芯片使用最佳的工艺技术。

从 AMD 代号为 Genoa 的第四代 Epyc 处理器开始，它采用了 N-1 方法，即 6 纳米 I/O 芯片和多达十几个 5 纳米 CCD。如果你想知道为什么 Murrill 的例子特别强调了 8 个计算芯片，我们得知这是因为当这些芯片与 I/O 芯片组合在一起时，其硅表面积与大型单片芯片大致相同。

如今，小芯片和多芯片技术并非 AMD 独有。英特尔和其他公司已经逐渐认识到了它的优势，并在自己的设计中越来越多地采用它。

英特尔在第一代Epyc发布之初，英特尔曾戏称AMD的方法是将一堆台式机芯片 "粘在一起"，此后也开始看好这种技术。然而，直到 2023 年，英特尔拖延已久的Sapphire Rapids Xeon才首次采用了小芯片架构。

英特尔的小芯片架构后来扩展到了其移动产品线，并于去年 12 月推出代号为 Meteor Lake 的酷睿 Ultra。与此同时，Ampere、AWS、苹果和英伟达也在其产品中采用了某种形式的多芯片架构。

不过，虽然多芯片架构越来越常见，但芯片本身并不全都变得更小，因此并不一定能从良品率的提高中获益。英特尔的第 5 代 Emerald Rapids Xeon、Gaudi3 加速器和 Nvidia 的 Blackwell GPU 仍在使用接近光刻极限尺寸的大芯片。

这有几个原因。首先，“缝合”多个芯片所需的先进封装技术和互连结构增加了复杂性。更少的芯片组意味着更少的互连，因此复杂性更低，性能可能更好。要知道，与单片大芯片相比，每当数据从一个芯片单元移动到另一个芯片单元时，都会产生性能和/或延迟损失。

AMD 似乎已经意识到了这一点，其 Instinct MI300 系列芯片采用 2.5D 和 3D 封装组合，在 I/O 芯片上堆叠 GPU 和 CPU，能够以高达 2.1TB/s 的速度与每个芯片组通信。

至于将这么多芯片拼接在一起所增加的复杂性和成本是否会超过使用更小芯片所提高的良品率，我们还需要拭目以待。