穿越网络的每一位bit信息，在从源头到目的地的路径上，通常都要多次经过网络系统设备中的ASIC来交换实现。因此，ASIC功耗和散热对于保持网络高效至关重要。 ASIC的高功耗和同时产生的高热量，需要复杂的电源和高容量的风扇来进行冷却，而这些风扇本身又有更大的功耗，使问题更加复杂。

多年来，半导体制程技术的改进一步一个脚印，进展顺利。正如戈登·摩尔（Gordon Moore）在著名的摩尔定律中所描述的那样，半导体技术大约每18个月左右改进两倍。如果某一代ASIC性价比太低、散热不理想，亦或不够快，您可以等待下一代制程的半导体技术，然后在技术浪潮中获得更快、更便宜、更低功耗的ASIC来实现。在网络系统一代一代的迭代中，仍然需要做很多艰苦的工作，但您仍从新技术本身中受益很多。

这正是本世纪前十年及之前发生的事情。如图1所示，每一代的网络技术都通过以更高的时钟速度和更少的芯片数量来改进带宽、功能和功率。一个例子就是ASIC在这十年之初以156MHz开端，以大约800MHz终结，大概增加了5倍，但构成芯片组的ASIC数量却从10个减少到2个。这是一个“以速度为代表的时代”(Speed Era)，我们通过更快的运行速度和更少的总硅面积实现了更高的带宽、更好的功能和更低的功耗。

在2009年，瞻博网络在MX通用路由平台中引入了Trio ASIC。这是一组非常灵活和可编程的ASIC和系统，在高性能的同时，基本上可以提供当时大部分网络的功能需求。

然而，在这十年的后几年，半导体改进的步伐显示出放缓的迹象。虽然随着每一代制程技术的发展，逻辑门的密度仍在增加，但工作电压的降低以及内在功耗的进步基本上都停止了。随着几何尺寸越来越小，晶体管的本征性能也没法在不影响功耗的前提下有很大的改进。这一趋势在接下来的几年中一直持续到2010年代。与此同时，随着视频业务的日益普及和运营商及OTT大型数据中心的出现，带宽的需求与日俱增，这对更高带宽和更节能的网络产品提出了更高需求。

在瞻博网络，我们注意到ASIC的片外访问（Off-Chip Accesses）正在成为实现高带宽的瓶颈，而且off-chip比on-chip连接消耗更多的功率。基于这种认识，我们推出了Express ASIC芯片和PTX核心路由平台。用一系列的新技术，包括虚拟输出队列（VoQ）和基于散列的最长前缀匹配查找（hash-based longest-prefix-match lookup ），我们将片外数据包缓冲区访问次数减少了一半，查找转发表访问减少了大约5倍。因此，通过优化这些特定网络应用平台，以及创新架构技术，我们在同一代的半导体技术中，将最终产品的功耗效率提高了大约两倍，如图所示。

随着芯片到芯片之间带宽和互连的增加，互连所消耗的功率在整个芯片组功率中所占的比例越来越大。我们和业界同行合作，瞻博网络ASIC率先使用具有高速串行接口的3D存储器，从而将所有数据包转发、排队和接口功能集成到单个芯片中。在2010年代的后半段，瞻博网络是最早采用“内封装高带宽内存 in-package HBM” 的网络供应商之一，更进一步,将多个slices和多个处理内核cores整合到同一个裸片上。这些创新技术，显著降低或去除了由于外部互联导致的高功率需求，同时也提升了带宽、降低能耗。这十年的进步主要体现在，虽然逻辑速度并没有太大的提高的同时，但在同一个芯片上集成了更多的功能。这就是为什么我将这十年称为“SOC 时代”或片上系统（System on a Chip）。

然而，使用“SOC 时代”的技术导致芯片尺寸越来越大。事实上，在这十年的尾端，很多的网络ASIC已接近现有半导体制造工艺可以容纳的最大尺寸。此外，在纳米级半导体制程中，杂质缺陷的出现是一种自然现象。一旦裸片尺寸达到一定阈值，从制程中获得无缺陷芯片的概率呈指数级下降，从而使良品的成本增加。显然，SOC方法不可能永远持续下去。我们必须寻找更新的，可替代的方案。

近年来，该行业正在采用一种新方法，有时被称为“超越摩尔 More Than Moore”方法。这种方法，既不是在PCB上使用几个单独的ASIC（从而增加芯片之间的互连功耗），也不是将所有都集成在一个芯片上（从而牺牲成本），而是将多个尺寸合理的芯片放在同一个封装内，每个芯片都用相对优化的制程工艺，实现本地的低功耗互连。这样即可以保持提升系统的功能和性能，又同时优化能源成本。这正可能是2020年代的新解决方案。

瞻博网络将继续推出创新架构和集成技术，和我们的伙伴通力合作，并在这个新的“SiP（System in a Package）时代”提高产品的经济性和能效。